| Författare | Message |
|---|
tigerajs
Joined: 08 Feb 2006
Inlägg: 30
|  20 februari 2006 3:17 Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| | plz hjälpa mig |
|
| Tillbaka till toppen | |
 |
aravind
Joined: 29 juni 2004
Inlägg: 618
Hjälpte: 23
Plats: Indien
| | 20 februari 2006 3:40 Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| är tumregeln u bör inte använda = # 5 b;
u kan använda # 5 a = b;
eftersom det blockerar uttalande.
1.it block b värde för 5 sek och ge det till ett
2.a = b värde hända efter 5 sek.
simillary för icke-blockerande uttalande dess vice versa
u måste följa en <= # 5b
eftersom den wont block motsvarande uttalanden |
|
| Tillbaka till toppen | |
|
Google
AdSense
| | 20 februari 2006 3:40 annonser | | |
|
|
|
|
| Tillbaka till toppen | |
|
jarodz
Blev medlem: 12 mars 2005
Inlägg: 100
Hjälpte: 14
| | 20 februari 2006 6:43 Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| A. # 5 a = b, efter 5 tidsenhet, simulator verkställa tilldela värdet av b till a.
B. a = # 5 b, när simulatorn utföra detta uttalande,
behålla det nuvarande värdet av b, och sedan tilldela detta keeped värde till ett efter 5 tidsenhet.
Det är samma med "<=".
Hälsning
Jarod |
|
| Tillbaka till toppen | |
|
nand_gates
Blev medlem: 19 juli 2004
Inlägg: 908
Hjälpte: 120
| | 20 februari 2006 8:32 Re: Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| Dessa är de sätt en modell transport dröjsmål och tröghetssystem försening i Verilog simulator.
Om UR är bekant med VHDL du kommer att få det!
Jag utgår tidsplan som 1ns
# 1 a <= b / / Detta modeller transport dröjsmål b visas på "a" efter 1 ns
a <= # 1 b / / Detta modeller inertial dröjsmål "en" följer "b" efter 1 ns fördröjning i additin till detta
någon puls <1ns får filtrera bort på "a"
Plaese hänvisa länken nedan för VHDL!
http://www.gmvhdl.com/delay.htm |
|
| Tillbaka till toppen | |
|
novise
Joined: 14 februari 2006
Inlägg: 12
| | 20 februari 2006 16:38 Re: Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| | när # 1a <= B används b (t) tilldelas en vid tiden t 1, å andra sidan när en <= # 1b används b (t 1) tilldelas en vid tiden t 1 |
|
| Tillbaka till toppen | |
|
rsjgs
Joined: 14 februari 2006
Inlägg: 10
| | 26 februari 2006 19:37 Re: Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| | Skillnaden är att i det första fallet utvärderingen av RHS sker direkt men assigment efter 1 ns. I det andra fallet själva utvärderingen görs efter 1 ns |
|
| Tillbaka till toppen | |
|
darylz
Blev medlem: 24 mars 2005
Inlägg: 132
Hjälpte: 4
| | 27 februari 2006 3:21 Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| | att nand_gates sagt extrakt! |
|
| Tillbaka till toppen | |
|
bracketx
Blev medlem: 11 januari 2006
Inlägg: 12
| | 28 februari, 2006 13:20 vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| | hehe, det finns flera förklaringar. |
|
| Tillbaka till toppen | |
|
positive_edge
Joined: 13 februari 2006
Inlägg: 6
| | 01 Mar 2006 20:12 Re: Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| 1)
# 1 a <= b
Utvärdering av uppdraget försenas med tidpunkten kontroll.
RHS uttryck utvärderas.
Uppdraget är planerad dvs <--- b (t 1)
2) a <= # 1 b
RHS uttryck utvärderas.
Uppdraget är försenat av tidpunkten kontroll och är planerad i slutet av kön.
Flow fortsätter.
a <- b vid simulering tidpunkten t 1 |
|
| Tillbaka till toppen | |
|
AlexWan
Blev medlem: 26 december 2003
Inlägg: 305
Hjälpte: 6
| | 02 Mar 2006 9:44 Re: Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| 1 # N a <= b
Lägga förseningar till vänster är hand-side (LHS) i nonblocking uppdrag att modellera minnen logik brister.
| Kod: |
modul adder_t2 (co, summa, A, B, CI);
output co;
output [3:0] sum;
input [3:0] a, b;
input CI;
reg Co;
reg [3:0] sum;
alltid @ (a eller b eller CI)
# 12 (co, sum) <= a b CI;
endmodule
|
Om en ingång ändringar på gång 15, sedan om a, b och insatsvaror CI alla förändras under nästa 9ns kommer resultaten att uppdateras med de senaste värdena av a, b och ci. Denna modellering stil tillät CI ingång att sprida ett värde av summan och bära resultat efter bara 3ns stället för den begärda 12ns propagation delay.
Så Placera inte förseningar på LHS i nonblocking uppdrag att modellera minnen logik. Detta är en dålig kodning stil.
Några killar kan få mer detaljerad inforamtion från Clifford E. Cummings papper. [/ Code] |
|
| Tillbaka till toppen | |
|
Weng
Joined: 13 januari 2006
Inlägg: 32
| | 03 Mar 2006 20:01 Re: Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| Har dessa blockering och nonblocking uppdrag återspeglar den faktiska krets?
Kan någon kod ett exempel? |
|
| Tillbaka till toppen | |
|
Vonn
Joined: 06 okt 2002
Inlägg: 254
Hjälpte: 2
| | 06 Mar 2006 2:25 Re: Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| säker på att det inte ... Här är ett exempel:
Om du skriver i din process:
a = 1;
b = a;
c = b;
Dessa blockerar uppdrag a = b = c = 1 och den genererade krets kommer att vara en 3 buffertar ansluten till varandras
1 --- [buffert ]---> en --- [buffert ]---> b --- [buffert ]---> c
medan om du skriver det med hjälp av icke-blockerande
a <= 1;
b <= a;
c <= b;
Detta är Nonblocking uppdrag som innebär:
a = 1
b = gamla värdet av en
c = gamla värdet på b
och själva krets kommer att f / f istället för buffertar
1 --- [f / f ]---> en --- [f / f ]---> b --- [f / f ]---> C |
|
| Tillbaka till toppen | |
|
yuenkit
Blev medlem: 20 januari 2005
Inlägg: 110
Hjälpte: 5
| | 10 mars 2006 10:21 Re: Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| | transport dröjsmål och tröghetssystem försening |
|
| Tillbaka till toppen | |
|
Weng
Joined: 13 januari 2006
Inlägg: 32
| | 14 mars 2006 3:41 Re: Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| | Citat: | Har dessa blockering och nonblocking uppdrag återspeglar den faktiska krets?
Kan någon kod ett exempel?
|
Jag är ledsen att jag inte gjorde min fråga klar.
Vad jag undrar är om dessa blockeringar och nonblocking uppdrag med förseningar återspeglar den verkliga kretsen. Hur förseningar både uppdrag att syntetisera krets? |
|
| Tillbaka till toppen | |
|
shiv_emf
Blev medlem: 31 augusti 2005
Inlägg: 641
Hjälpte: 16
| | 09 Sep 2006 18:18 Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| | Vonn har gett fint exempel! kan jag använda den för att utforma skiftregister? / |
|
| Tillbaka till toppen | |
|
archillios
Blev medlem: 29 juni 2005
Inlägg: 98
Hjälpte: 4
| | 12 september 2006 16:53 Re: Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| AlexWan är rätt, är att en dålig kodning stil när de används i sammansättningar logik modellering. Tack för Alex!
se koden nedan:
/ *
dålig kodning stil exempel
* /
modul adder_t2 (co, summa, A, B, CI);
output co;
output [3:0] sum;
input [3:0] a, b;
input CI;
reg Co;
reg [3:0] sum;
alltid @ (a eller b eller CI)
# 12 (co, summa) <= a b CI, / / Bad icke-block uppdrag dröjsmål kodning stil
endmodule
modul TB;
reg [3:0] a, b;
reg CI;
wire [3:0] sum;
tråd co;
adder_t2 DUT (. co (CO),. sum (summa). A (A). b (b),. konfidensintervall (CI));
initial
starta
# 0 (a, b, ci) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (a, b, ci) = (4'h2, 4'h5, 1'h1);
# 5 (a, b, ci) = (4'he, 4'h0, 1'h1);
# 9 (a, b, ci) = (4'h5, 4'h1, 1'h0);
# 50;
$ DISPLAY ( "god natt");
$ stop;
slut
endmodule
/////////////////////////////////////////
märkligheter kommer att synas.
efter det att a / b / CI är förändrat, den (co, sum) <= a b CI, är planerad till 12 tidsenhet senare, innan tiden är inne, varje förändring av a / b / CI kommer att påverka ( co, summa), så att förseningen inte # 12. |
|
| Tillbaka till toppen | |
|
foster_cn
Joined: 14 januari 2003
Inlägg: 74
Hjälpte: 2
| | September 14, 2006 7:06 Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| | Har # 1 i <= # 1 b innebär Flipflop övergång tid? |
|
| Tillbaka till toppen | |
|
darylz
Blev medlem: 24 mars 2005
Inlägg: 132
Hjälpte: 4
| | September 14, 2006 7:13 Vad är skillnaden mellan # 1 a <= b och a <= # 1 b | | |
|
| | uppdraget sekvensen är annorlunda! |
|
| Tillbaka till toppen | |
|
