| Författare | Message |
|---|
r_p_sanna
Blev medlem: 18 Oktober 2004
Inlägg: 69
|  19 Mars 2006 18:38 skapa pekare i Verilog | | |
|
| Hej,
Finns det något sätt jag kan skapa pekare eller länkade listor i Verilog? Jag tror VHDL kan skapa en skiva som jag tror är en motsvarighet till pekare i C. insatsvaror är välkomna. |
|
| Tillbaka till toppen | |
 |
stevepre
Blev medlem: 10 Maj 2001
Inlägg: 92
| Mars 20, 2006 9:57 Re: att skapa pekare i Verilog | | |
|
| VHDL's record är inte en pekare. Det är bara en datastruktur som kombinerar annan typ av datatyper i ett.
nej. verilog ger inte denna typ av förmåga, om du inte använder systemet verilog. |
|
| Tillbaka till toppen | |
|
Google
AdSense
| Mars 20, 2006 9:57 Annonser | | |
|
|
|
|
| Tillbaka till toppen | |
|
yaseen1
Blev medlem: 20 maj 2006
Inlägg: 49
| 31 januari 2007 23:00 Re: att skapa pekare i Verilog | | |
|
| | Det är inte möjligt att skapa länkade listor i Verilog. |
|
| Tillbaka till toppen | |
|
aji_vlsi
Joined: 10 september 2004
Inlägg: 640
Hjälpte: 72
Plats: Bangalore, Indien
| 01 Feb 2007 5:36 Re: att skapa pekare i Verilog | | |
|
| | yaseen1 skrev: | | Det är inte möjligt att skapa länkade listor i Verilog. |
Tja, du * kan * modell länkade lista, men det är en fin 2-månaders praktik projekt kanske. Överenskomna det är lättare med VHDL och ännu mer med SV.
Ajeetha, CVC
www.noveldv.com |
|
| Tillbaka till toppen | |
|
