Regler | Nya inlägg | ämne RSS | Sök | Registrera | Logga in

fällbara Verilog ( "börja" - "end") kod på G


Post new topic Reply to topic EDAboard.com Forum Index -> Elektronisk elementära frågorna -> fällbara Verilog ( "börja" - "end") kod på G
Författare Message
davyzhu



Blev medlem: 23 Maj 2004
Inlägg: 521
Hjälpte: 3
Ort: oriental


Post 14 september 2006 15:28

fällbara Verilog ( "börja" - "end") kod på G


Hej alla,

Jag vill vika Verilog kod i gvim.

Den Verilog kod klausulen börja "" - "slut" par. Finns det någon tutorial tala om hur man använder den vikbara i gvim? Och har gvim support "Begin" - "slut" par folding? Tack!

BTW, är min gvim version 6.2.

Vänliga hälsningar,
Davy
Tillbaka till toppen
Google
AdSense
Google Adsense




Post 14 september 2006 15:28

Annonser




Tillbaka till toppen
Harmasha



Joined: 03 jan 2006
Inlägg: 72
Hjälpte: 4


Post 15 september 2006 17:33

Re: folding Verilog ( "börja" - "end") kod


Hej,
du lcarify vad är hopfällbar?

(Förutsatt att det öppnar en börja och korrekt avsluta den med en motsvarande slut, då
Den gvim kontroller enda parentes folding.
Du behöver utveckla en kodning etik egen för att kolla in det här.
Ett sätt för avsikt.
starta
xxxx
xxxx
if (xxx)
starta
åååå
åååå
slut
annan
starta
zzz
zzz
slut
xxxx
xxxx
slut

Jag hoppas rensas dig.)
Tillbaka till toppen
Arabisk version Bulgarisk version Katalanska version Tjeckisk version Dansk version Tysk version Grekisk version Engelsk version Spansk version Finsk version Franska version Hindi version Kroatiska version Indonesiska version Italiensk version Hebreiska versionen Japanska version Koreanska version Litauisk version Lettisk version Nederländska version Norsk version Polsk version Portugisisk version Rumänsk version Russian version Slovakisk version Slovenska version Serbiska version Svenska version Tagalog version Ukrainska version Vietnamesiska version Kinesiska version
Post new topic Reply to topic EDAboard.com Forum Index -> Elektronisk elementära frågorna -> fällbara Verilog ( "börja" - "end") kod på G
Sida 1 av 1

subj

text

Alla tider är GMT 1 timme
Liknande ämnen:
Vad gör "ECL", "CML", "LVDS", (6)
Hur du använder 2 "CLK" i en "process"! ?? (6)
"Aktiv" eller "Passive"-filter i PLL Desi (7)
Hur du använder VCO "dig_vco" i "ahdlLib"? (1)
kan "om" förklaring ersätta "för loop" i (16)
hur man "Markera allt" i "vi"? (6)
"packad" och "packas upp" i radix konv (1)
"Ledande" eller "Lag" i fas detektor? (4)
P & R med bara "LEF" filen och NO "lib" (4)
Hur kan mäta "power" och "stållinor" för ant (4)


Abuse | | Administrator | | Moderatorer | | Stöd oss | | sitemap
topic RSS