detaljer wireload modeller

[pandit_vlsi]

Hej alla.
plz ge mig detaljerna wireload models.ie

1.Vad är dessa modeller?
2.why de används?
3.when de används?.
4.give ett ex: i wireload modell?
plz ge somelinks för dessa ....
Pandit ....

 

[zhustudio]

1.Wireload modell används för att modellera tråd dröjsmål och kapacitans i syntesen skede.
2.För i syntes skede är tråd försening räknas inte i sökvägen förseningen.Eftersom tekniken längd krymper ger tråd förseningen viktigare roll i väg dröjsmål, lika med eller större än cellen försening för 130nm till 90nm.
Så vi måste uppskatta tråd dröjsmål i början av projekteringsstadiet (Synthesis).

3.Till submicro design, 180nm och nedan.För större teknologi längd, kan du över-tvång på klockan för att ge ett visst utrymme för tråd försening för backend P & R.

4.Du kan se wireload modellen i frihet filen från någon syntes bibliotek.Såsom
wire_load ( "smic18_wl10") (
resistance: 8.5e-8;
kapacitans: 1.5e-4;
område: 0,7;
pist: 66,667;
fanout_length (1,66.667);
)
Eller du kan använda report_lib kommandot i dc_shell

 

[utmseng]

Vill bara lägga till något på Fråga nr 4.I lib format, förutom fanout längd, jag tror DC verkligen kommer att använda fanout_capacitance och fanout_resistance vid beräkningen av förseningen.(RC fördröjning).

Dessa data kan genereras genom en uppskattning av fysisk kompilator