B
Buriedcode
Guest
Hej,
Jag skriver en multi-level-koden (och bara den översta nivån och 5 lägre sådana) och jag har ett problem.Först och främst en enkel fråga:
I ABEL (ej bekräftat eller VHDL) kan ett inre sammanhang göras mellan två lägre moduler utan routing dem genom den översta nivån?Jag anser att uttrycket "tråd" i Verilog för att beskriva en sådan struktur.
För övrigt vet jag inte VHDL eller Verilog alls
<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Chockad" border="0" />Anledningen till att jag frågar är att en av mina lägre moduler är en 8-bitars shift register, den parallella produktion som är gränssnitt med toppnivå modul och ansluten till 8 pin's på CPLD.Detta 8-bitars nummer måste läsas tillbaka av en annan sub-modul.Du kanske undrar vad som är fel med att göra det så här .... men ...
Om man tittar på de begränsningar som redaktör (Jag använder ISPlever) den 8-bitars nummer, kallade d7 .. d0 "visas 3 gånger.En gång för Pins (output) och dubbelt så noder (Od7. .. Od0 och Id7 .. Id0).Detta innebär att dessa 8 bitar använda 24 makroceller.<--- 8 alltför många
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying eller mycket sorgligt" border="0" />
(Jag har 64 makroceller totalt tillgängliga, 48, som används för andra moduler).
Om någon kunde ge en lösning på detta vore jag mycket tacksam, dess varit stressa mig ett tag nu, och jag verkligen inte har en aning.
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Fråga" border="0" />Jag vill inte ha för att få en större PLD.
När jag var utforma det jag "antas" att den 8 bitar skulle tilldelas stift och sedan andra moduler kan avläsas från dessa 8 pin innebörd endast 8 register används.
Tack.
Jag skriver en multi-level-koden (och bara den översta nivån och 5 lägre sådana) och jag har ett problem.Först och främst en enkel fråga:
I ABEL (ej bekräftat eller VHDL) kan ett inre sammanhang göras mellan två lägre moduler utan routing dem genom den översta nivån?Jag anser att uttrycket "tråd" i Verilog för att beskriva en sådan struktur.
För övrigt vet jag inte VHDL eller Verilog alls
<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Chockad" border="0" />Anledningen till att jag frågar är att en av mina lägre moduler är en 8-bitars shift register, den parallella produktion som är gränssnitt med toppnivå modul och ansluten till 8 pin's på CPLD.Detta 8-bitars nummer måste läsas tillbaka av en annan sub-modul.Du kanske undrar vad som är fel med att göra det så här .... men ...
Om man tittar på de begränsningar som redaktör (Jag använder ISPlever) den 8-bitars nummer, kallade d7 .. d0 "visas 3 gånger.En gång för Pins (output) och dubbelt så noder (Od7. .. Od0 och Id7 .. Id0).Detta innebär att dessa 8 bitar använda 24 makroceller.<--- 8 alltför många
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying eller mycket sorgligt" border="0" />
(Jag har 64 makroceller totalt tillgängliga, 48, som används för andra moduler).
Om någon kunde ge en lösning på detta vore jag mycket tacksam, dess varit stressa mig ett tag nu, och jag verkligen inte har en aning.
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Fråga" border="0" />Jag vill inte ha för att få en större PLD.
När jag var utforma det jag "antas" att den 8 bitar skulle tilldelas stift och sedan andra moduler kan avläsas från dessa 8 pin innebörd endast 8 register används.
Tack.