Frågan om Verilog RTL syntaxen

[choonlle]

Izzit annorlunda mellan nedanstående fall? Fall 1: alltid @ (posedge clk_i) börjar game_a_0

 

[banjo]

Dessa två delar av koden är riktigt syntacially desamma. Till Verilog, den börjar och slutar är desamma som den "klammerparentesen" till en C-program. Kompilatorn förstår att allt mellan börja och sluta uppträda på din klocka övergången. Mål # 2 ibland ses som dåliga kodning stil. Anledningen är det lätt introducerar fel när modifieras. Till exempel, låt oss säga att jag vill lägga till en game_c uppsättning floppar. Om jag slarvar, då jag klistrar precis dem som sådana: alltid @ (posedge clk_i) game_a_0

 

[dcreddy1980]

Genom syntes synvinkel ... hårdvaran som genereras av verktyget för de två fallen är identiska ... Jag föreslår att använda Fall 1, eftersom u har alla åtgärder baserade på samma klocka, finns det ingen anledning att lägga mer hela tiden @ Hälsningar, dcreddy

 

[learnbydo]

Jag tycker det är någon skillnad för syntes verktyg. Men jag föredrar: alltid @ (posedge clk_i) börjar game_a_0