Håller STA bidra till att minska test vektorstorhet?

[bittware]

Hej experter, I FPGA design, gör Static Timing Analysis (STA) bidra till att minska functionals simulering test vetor kvantitet?Jag har läst en sådan statments i en föreläsning som "STA analyser alla tänkbara vägar inom ett mönster som gör manuellt skulle ta mycket tid och ansträngning."Min fråga är om funktionell simulering målet är att aktivt alla möjliga vägar?Om ja, hur STA gör hjälp?Om nej, kan STA utföra samma arbete som endast kan göras genom att stimulera vissa vissa funktionella simulering vektorer? Dessutom har jag dont tänka alla möjliga vägar har betydelse för mitt fall.Det vill säga vissa vägar kommer aldrig att actived i reala ord, så i det här fallet gör STA fortfarande någon mening?Tack för att någon prompt.

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Förvånad" border="0" />

 

[personlig]

Jag tycker det
ska vi