Hjälp delta förseningar i Verilog-kod

[Anil Rana]

Hej alla
kan någon suggets mig hur man beräknar antalet delta förseningar i Verilog-kod? Som i VHDL det är klart definierat och ganska lätt att sluta det exakta antalet delta förseningar som krävs för nya transaction.I har skrivit en kod för testbench som läser ur en fil och gäller som till ingången på dut som också beror på mottagning igen en ingång till dut.what försiktighet bör iakttas i det här fallet?

hälsningar

 

[AlexWan]

Hej, Anil Rana

Du kan hitta ett papper som heter "Rätt Metoder för att lägga till förseningar Verilog beteendemodeller" i Cumming webbplats.

h ** p: / / www.sunburst-design.com/papers/

 

[Anil Rana]

thanks alot