Hjälp på en PLL design med pe3236, output> 8 GHz

[cdlonesome]

hur?
behöver DDS PLL?
behöver din sugestions, tack<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Shocked" border="0" />

 

[guanchoon]

Allmän topologi för hybrid DDS PLL Synthesizer:

[1] DDS används som referens klockan till PLL synthesizer.Du bör vara awared de fattiga bredband falska resultat av DDS clcok.Måste ta hand om DDS klockan läckage, det aliasing produkter.Fördel: fasbrus av DDS klockan blir delat ner, och du kan ändra frekvensen mycket snabbt.

[2] för din PLL, eftersom produktionen i 8 GHz-området, behöver du förmodligen något lågt för frekvens MUTLIPLIER i din design Föreslå att göra en 4GHz PLL krets, följt av en x2 frekvens multiplikator.Du kan få en 6GHz PLL IC från Analog Devices.Frekvensen multiplikator kan också fungera som en buffert krets för att isolera PLL-krets från externa kretssystem såsom sändare, för att undvika yttre påverkan på PLL prestanda.

För några år sedan, har Qualcomm en ansökan anteckning om hybrid DDS PLL design.Du kanske vill göra en del efterforskningar för detta ämne.

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Sval" border="0" />

 

[Farhad40]

Hello guanchoon;
Kan du ladda upp app.not to forum?Också vad är din åsikt om denna idéroducerar en widaband synthesizer med en DDS och en frekvens multiplikatorHar du någon erfarenhet om denna idé?

 

[Ingen]

Hello Farhad40;
I vilket frekvensområde?