D
darkslate
Guest
Jag har två moduler i min design.
en modul dut1 använder ASIC bibliotek, andra dut2 använder Xilinx coregen bibliotek.
Problemet är att jag vill ha delay_mode_zero complie alternativ i dut1,
och inte i dut2.
så jag sammanställas som framåt.
ncverilog dut1.v delay_mode_zero
ncverilog dut2
men när jag sammanställa dut2, det hittade inte dut1 exempel i biblioteket
hur kan jag lösa detta.
I modelsim Jag arbetar hitta.
behag hjälpa mig ......
en modul dut1 använder ASIC bibliotek, andra dut2 använder Xilinx coregen bibliotek.
Problemet är att jag vill ha delay_mode_zero complie alternativ i dut1,
och inte i dut2.
så jag sammanställas som framåt.
ncverilog dut1.v delay_mode_zero
ncverilog dut2
men när jag sammanställa dut2, det hittade inte dut1 exempel i biblioteket
hur kan jag lösa detta.
I modelsim Jag arbetar hitta.
behag hjälpa mig ......