Kan någon berätta för mig hur man designar en buffert nivåskifte? Tack

[holddreams]

Kan någon berätta för mig hur man designar en buffert nivåskifte?

Jag vill veta vilka parametrar som är viktiga för kretsen.

Tack.

 

[hunter694]

Här är lite info:

http://www.daycounter.com/Circuits/OpAmp-Level-Shifter/OpAmp-Level-Shifter.phtml

 

[Vamsi Mocherla]

Pratar du om en VDD nivå Shifter eller nivå-shift krets?

En av god växelreglage design är att använda ett par av serie omriktare i Nedre VDD Domain.Utgångarna kör en differentiella NMOS transistorer med ett kryss kopplat PMOS belastning.Dessa transistorer är i High VDD domän.Utgångarna kan buffras att öka köra styrka.

Tyvärr är OPAMP lösning begränsad av hastighet och lösa problem.

Jag ansluter en grov schematisk.Vänligen gå igenom den.
Ledsen, men du måste logga in för att se denna bilaga

 

[holddreams]

Ja, det är min nivåskifte buffert precis som du ritar.
Jag skulle vilja veta, när du designar en sådan buffert, vilka parametrar som du simulera?
Speed, Power consumption? Utskriftskapacitet? Or else?

Tack.Vamsi Mocherla skrev:

Pratar du om en VDD nivå Shifter eller nivå-shift krets?En av god växelreglage design är att använda ett par av serie omriktare i Nedre VDD Domain.
Utgångarna kör en differentiella NMOS transistorer med ett kryss kopplat PMOS belastning.
Dessa transistorer är i High VDD domän.
Utgångarna kan buffras att öka köra styrka.Tyvärr är OPAMP lösning begränsad av hastighet och lösa problem.Jag ansluter en grov schematisk.
Vänligen gå igenom den.

 

[ynhe]

1.Driver output stigande tid / faller tid
2.Propagation Delay

 

[Sadegh.j]

Vad sägs om en enkel gemensam avlopp, är Vgs nivån växelreglage och det är också en buffert.

 

[mswug]

Egentligen bör du betala din uppmärksamhet på balansen mellan stigande timing och fallande timing

 

[Vamsi Mocherla]

Viktigast bör nivån Växelreglage präglas av snabbhet.Eftersom den lägre spänning växelriktare måste köra en mössa last i högspännings-domän måste vi undersöka lastningen på dem.Förökning förseningen beror på följande faktorer:

1.Dimensioneringen av den andra omriktaren.
2.Spärren storlekssortering (PMOS transistorer i High VDD domän)
3.Output buffring i hög spänning domänen.

--- En liten sak, spärren kunde gå i ett obestämt tillstånd när strömförsörjningen är ramped.Därför är wil läcka ström i rampup / avstängning.Så behöver du också måste komma med en siffra för detta.