När PLL

V

vijaykarnam

Guest
Hej alla,

Jag designa en PLL.i att, som u alla vet, i feedbackloop dela med N counter krävs.För att 50% duty cycle är viktig eller inte?och varför?

tack
Vijay: D

 
Jag tror att det är inte viktigt, för PFD endast jämför fasen av input, så duty cycle är inte oroväckande.

 
jämförelsen på grundval av ledande kanter referens fre och feedbach (Div) fre

därmed duty cycle inte readlly ingen roll

sluttningen eller övergående tid är viktigt istället för duty cycle

hoppas got it

 
yeah den PFD är känslig för fasen av ingångarna

khouly

 
Pfd jämför wrt på de stigande kanterna av ingångarna så duty cycle är inte viktigt

 
Jämförelsen är på uppgång eller nedgång kanter

kan någon klargöra

 

Welcome to EDABoard.com

Sponsor

Back
Top