plz hjälpa mig i detta Verilog-koden

[alangs]

Modulen readmemh_demo (utgång reg LCLK, utgång reg [31:0] pixlar); org [31:0] Mem [0:20], första $ readmemh ("pixels.txt", Mem) org [07:00] k ; reg [07:00] I; första börjar $ DumpFile ("file.vcd"), $ dumpvars, slutet initial börjar LCLK = 0, k = 0; pixlar = 32'b0, slutet första gaffeln alltid LCLK = # 5 ~ LCLK; gå alltid @ (posedge LCLK) börjar pixlar = Mem [k] k = k +1, # 100 $ yta, slutet endmodule här verkligen jag är reaing en textfil som med endast de pixlar ...... Nu har jag måste skicka dessa pixlar ord för ord till nästa modul ...... men här bara ett data ges som utdata till nästa modul .... k inte uppräkning för varje posedge LCLK .... hur jag kan göra detta plzzzz någon hjälpa mig att lösa detta ....:? rop:

 

[ckaa]

Du kan inte ha det - "# 100 $ yta," i en alltid-block (läs upp "alltid block" i Verilog). Flytta den "$ Finish" ur den alltid blockera om du vill att $ Slutför uttalande. Även när du säger ordet menar du 4bytes? Just nu din kod matar 8 bitar åt gången.