problem Bindande verilog hamnar definieras som struct

[igorloi]

Hi everybody

Jag har en enkel fråga om struct i Verilog.I min hierarkiska utforma undergrupper har någon input och output hamnar förklarats struct.I början modul jag försökte ansluta submodules hamnar (som definieras som en struct), med en signal samma typ av struct.Problemet är under simuleringen, så när jag startar vsim kommandot Jag har under fel

Anslutningstyp är oförenlig med port (xxxxx): struct / union typer måste matcha.
" so the problem I think is the port binding.

Jag vet att "struct och fackföreningar kan tilldelas som en helhet. Kan skickas genom uppgifter / funktioner / portar som helhet",
så det problemet som jag tycker är hamnen bindande.Här några kod delmodul och toppmodul

typedef struct (
logik a;
logik b;
) Buss;

modul top ();

bus my_bus;

submodule_1 DUT_1 (....,. my_bus (my_bus), ....)
submodule_2 DUT_2 (....,. my_bus (my_bus), ....)
endmodulemodul delmodul (...., my_bus, ... ...);

input buss my_bus;

etc etc ....
....

endmoduleÄr det något speciellt sätt att bin struct hamn i Verilog eller är det någon konflikt med namn?Jag försökte syntetisera konstruktion och design kompilator did'nt ge mig varning så jag tror att det är en sintax problem relaterat till Modelsim.Några förslag?

Thanks alot

--
IgorTill efter 51 minuter:Om den översta modulen och undergrupp deklareras i samma fil problemet försvann.I dont förstå varför.