Problem med VSIM

[Krom]

HY
I en ny HDL designer, och jag har ett allvarligt problem att simulera min design.
Det finns inget kompileringsfel, men med ModelSim 5.8, kan jag ladda inte mönstret att simulera det.

Här är meddelandet:

# Vsim lib_VHDL.cfg_test
# Loading c: \ Modeltech_5.8c \ win32/../std.standard
# Loading c: \ Modeltech_5.8c \ win32/../ieee.std_logic_1164 (body)
# Laddar lib_VHDL.ucom_pkg
# Laddar lib_VHDL.cfg_test
# Laddar lib_VHDL.testconf (struktur)
# Loading c: \ Modeltech_5.8c \ win32/../ieee.std_logic_arith (body)
# Laddar lib_VHDL.ucom (ucom_arch)
# Loading c: \ Modeltech_5.8c \ win32/../ieee.numeric_std (body)
# Laddar lib_VHDL.fifo (RTL)
# Laddar lib_VHDL.ram (ram_naive)

# ** Fatal: (SIGSEGV) Bad pointer tillgång.
#: 0 ns Iteration: 0 Process: / testconf/star/premfifo/fifo_1_p12/ram1_pair/laram File: testfusFSM.vhd

# Allvarligt fel uppstod lastning design
# ** Error: (vsim-7) gick inte att öppna info file "/ _info" i skrivskyddat läge.
# Ingen sådan fil eller katalog.(errno = ENOENT)
# ** Error: (vsim-7) gick inte att öppna info file "/ _info" i skrivskyddat läge.
# Ingen sådan fil eller katalog.(errno = ENOENT)
# ** Error: (vsim-7) gick inte att öppna info file "/ _info" i skrivskyddat läge.
# Ingen sådan fil eller katalog.(errno = ENOENT)
# Error loading designAny idea?

Krom

 

[nroig]

HI Krom,

Jag hade redan denna typ av problem med Modelsim 5.8e

Jag vet inte varför simulatorn krasch med detta fel, men jag märker detta problem berör i mitt fall endast Linux version.
Jag hade aldrig detta problem med Solaris-version.

Hälsningar,
Nico

 

[semiconductorman]

Seems like ur arbetet katalogen är skadad ...all u behöver göra är att
1.bort arbetet dir
2.vlib arbete
3.sammanställa all ur filer igen
4.vsim
Detta bör lösa ur problem

 

[arunragavan]

väl det bästa alternativet wud vara att byta ur arbetskatalog ..vissa wud filer har försvunnit och u kan ha tagit bort av misstag.Jag wud föreslå skapades ett nytt projekt och kompilera filerna igen.

när det gäller,