B
benhu
Guest
Jag gör projekt med cirka 4 moduler som drivs av samma klocka 200 MHz .. Jag har idé om STA och om förseningen begrepp .. Jag får inte hur man ger tidsbegränsningar för konstruktion för syntes i design kompilator ... vänligen någon hjälpa mig att bara berätta hur man ska gå vidare. . Jag vet att klockan .. Men för behavorial konstruktion hur man ger begränsningar .. Jag har specifikationer som standard timing tvång värden är: • Punkt till punkt-signaler: - 40% utgång gällande - 50% Input Setup - 10% extra slack • multiplexerade signaler: - 40% effekt giltiga - 20% multiplexor - 30% Input Setup - 10% extra slack. Hur vet multiplexerade signaler och punkt till punkt-signaler ..? Klockskevning behöver sättas explicit som minus (värsta fall) och plus (bästa fall) osäkerhet. Följande standardvärden har använts som preliminära värden före layout: • minus osäkerhet är 5% av klockperioden • plus osäkerheten är 40% av minus osäkerhet, vilket är 2% av klockan perioden. Så dessa alla begränsningar måste tas till övergripande design eller moduler WRT ...?