T
tfuser
Guest
Min kund design är något som nedan. Översta nivån PAD drivs också av kärnan logik och minne utsignal. Minnet utsignal verkar för att drivas av den PAD1 grund av det faktum att dess anslutna till PAD1 porten genom tranif0 (EN1 är alltid på för detta fall). Har överrösta tranif0 ens "output" signaler från andra block? Anledningen till att jag ser detta är dess läsning tillbaka från en adress som inte definierats i ingången ROM koden. Tack. ********************** Skurna **************** modul toppen (PAD1, ....); Inout PAD1; ... tranif0 # (0,0) G02 (PAD1, DAT_7, EN1); block1 BLK1 (PAD1, ....); rom512x8 MEM1 (O7 (DAT_7), ......); endmodule modul rom512x8 O7 (,. ...), utgång O7, ... endmodule ********************** skurna ****************