Varför ingen negativ spänning i CMOS-kretsar?

[jgrant3]

Hej.

Kan någon förklara för mig varför negativa spänningar är inte vanligt förekommande med CMOS-IC-chips?Varför är tekniken alltid beskrivs som 0-3,3 V eller 0-5 V till exempel?

Jag frågar därför att min kollega har hittat en topologi som är till 0,35 um process som fungerar till -1,5 V till 1,5 V men för 0 -3,3 V samma topologin inte fungerar.Säkerligen har negativ spänning tillgänglig gör livet enklare?

Tack

 

[elbadry]

Jag tycker det är mest en fråga om förenligheten med digitala processer.För digital design, finns det inget behov av en-ve potential.Dessutom är det dyrare att ha dubbla leveranser än att ha en samlad leverans plus jord.

 

[jgrant3]

elbadry skrev:

Jag tycker det är mest en fråga om förenligheten med digitala processer.
För digital design, finns det inget behov av en-ve potential.
Dessutom är det dyrare att ha dubbla leveranser än att ha en samlad leverans plus jord.

 

[PoojanWagh]

För mig, med positiv eller negativ spänning är en fråga om konvention.

Allmänhet, i CMOS design, finns ett utbud, en grund, och eventuellt en gemensam-mode referens som (oftast i mitten av utbudet).Detta skulle lika gärna kunna översättas till en ökning av utbudet, en negativ leverans och en 0-V marken.

Om du ger mig en krets som har 0 V och 3,0 V rails, kan jag få det att fungera lika bra start på -1,5 V och 1,5 V rails.

I bärbara tillämpningar (där det inte finns någon jord marken), finns det ingenting som referens absolut, så att banan inte kommer att känna skillnaden.I detta fall är den negativa änden av batteriet som vidtagits för att vara 0 V, och det positiva att vara VBAT.Vi kunde lika gärna kalla dem-VBAT / 2 och VBAT / 2.

Det är bara konvention.
--
Poojan
http://www.circuitdesign.info

 

[rfsystem]

Alla aktiva produkter i CMOS kunde inte användas under substrat kisel.Så den mest negativa utbudet är ansluten till detta substrat och ofta kallad VSS.

För buller anledningen till avslaget i analoga kretsar det kan också vara en virtuell mark, som genereras av ren kretsar utanför och buffrad till interna och als refererade.

 

[electronrancher]

Ja, det rfsystem korrekt.En typisk NWELL process med p-typ substrat krävs att substratet som skall anslutas till lägsta möjliga.Annars kommer du slå på PN dioden från substrat till din NWELL.

Det finns också N-substrat process (PWELL) som ansluter substratet som har störst potential, men de är gamla och omoderna.

 

[leo_o2]

Jag håller med electronrancher.
Du kan beakta normala NMOS.Kroppen diod kommer att vara framåt-partisk om sitt avlopp är negativt.

 

[jgrant3]

electronrancher skrev:

Ja, det rfsystem korrekt.
En typisk NWELL process med p-typ substrat krävs att substratet som skall anslutas till lägsta möjliga.
Annars kommer du slå på PN dioden från substrat till din NWELL.Det finns också N-substrat process (PWELL) som ansluter substratet som har störst potential, men de är gamla och omoderna.

 

[drDOC]

Ja, men mycket mycket säker på att huvuddelen anslutningar av NMOS () P substratet eller pwell ansluter sedan till källan eller den lägsta möjliga IG-1.65V.Flesta similators ansluta bulks av NMOS till GND.Om GND är inte lägsta möjliga du behöver h (at) ck din simulator.

Och en CMOS-chip borde fungera så länge en matningsspänning tillämpas från GND till vdd.