VHDL Loop fel

[syyang85]

Detta är en typisk räknare som räknar till 31 för varje klocka som kommer i
men im Havin detta fel
Citat:

Error (10398): VHDL Process Statement fel på count31.vhd (27): Process redogörelsen skall innehålla endast en Vänta Statement

 

[FVM]

Stället för att ge detaljerad förklaringar, varför koden inte kommer att syntetiserbart, får jag bara fråga, vad ni wan't uppnå?

 

[syyang85]

Egentligen var jag experimenterade med Loop uttalanden.

Actually, im bygga en modul för datainsamling i en kamera

Här är det scenario, har typisk kamera vsync, href, pclk och 8-bits data.
vsync representerar nya ram
href representerar nya linje
pclk representerar nya pixel<img src="http://img85.imageshack.us/img85/3275/outputsignalue4.jpg" border="0" alt="VHDL Loop error" title="VHDL Loop error"/>Jag vill fånga den första 50x50 pixlar i ramen och en annan ram efter den 60: e ram.

Allt jag behöver är två ramar.

Jag får detta felmeddelande
Citat:

Error (10519): VHDL Skriv eller variabeldeklaration fel på camera.vhd (44): gränsen för typ eller varierande utbud måste ha samma typ

 

[FVM]

Ja, jag ser vad ni tänker.Men det fungerar inte på detta sätt.Med bara ett utdrag från registret:
Kod:

IF (href'EVENT OCH href = '1 ') THEN

FÖR line_count IN "0000000" TILL "110.010" LOOP

line_count <= line_count "0.000.001 ";--------- COUNTS linjen tills 50

...

End loop;

END IF;