Användning av en Verilog modul i VHDL

[tdesigner]

Dear all,
Hur kan jag instansiate en verilog modul i min VHDL-kod?
Tack var en: D.

 

[news]

Google Inbox to nowy, alternatywny interfejs skrzynki odbiorczej Gmaila. Ma on być rozwijany równocześnie ze starszym, bardziej klasycznym wyglądem i układem funkcji. Jest to znacznie bardziej zaawansowany produkt, ale zabrakło w nim kilku istotnych funkcji z Gmaila. Teraz Google rozwija Inbox, a następną nowością ma być możliwość wycofania wysłanej chwilę wcześniej wiadomości.

Read more...

 

[echo47]

Om du använder Xilinx XST, se din "XST User Guide", kapitlet "Blandad Language Support", avsnittet "Exemplifiera en Verilog modul i en VHDL Design".

 

[Dylan01]

? Exemplifiera verilog modul i VHDL är som Exemplifiera andra VHDL enhet.Du måste följa VHDL regler som bredd / typ matchning.eftersom VHDL inte kommer att expandera / trunkera och signal till skillnad verilog.Also verilog modul skall sammanställas i biblioteket innan sammanställningen VHDL.In VHDL sammanställning sekvens är viktigt.

du använder port karta för Exemplifiera en modul
Exempel
modul vlgm (a, b, c)

arkitektur
starta
I1: port map vlgm (a => vhd_a, b => vhd_b, c => vhd_c)

vhd_a vhd_b vhd_c finns signaler i VHDL arkitektur.