C
chronos04
Guest
Hej,
Jag har genomfört en kamera gränssnitt länk deserializer bygger på en Virtex 4 FPGA (med ML402 Development Board).Jag använder LVDS 2,5 V ingångar för styrelsen och en kabel med ena änden öppen.
Modulen fungerar bra när jag använder en kort kabel.Men behöver min ansökan om att använda en lång kabel (med avbrott) som inte fungerar så bra.Grejen är att jag antar att det är en match problem i styrelsen mottagande sidan, för när jag står öga diagram över inkommande signaler (när det omvandlas till LVTTL) och lång kabel används, det är riktigt dålig.
Jag vet att det är möjligt att använda denna långa kabeln eftersom den fungerar med en allmän ram Grabber.
Jag har försökt använda DCI (Digital Control impedans) i FPGA, LVDS_EXT standard ...men jag når inte en lösning ...
Om någon skulle ha en viss erfarenhet på området ...
Tack så mycket i advace!
Jag har genomfört en kamera gränssnitt länk deserializer bygger på en Virtex 4 FPGA (med ML402 Development Board).Jag använder LVDS 2,5 V ingångar för styrelsen och en kabel med ena änden öppen.
Modulen fungerar bra när jag använder en kort kabel.Men behöver min ansökan om att använda en lång kabel (med avbrott) som inte fungerar så bra.Grejen är att jag antar att det är en match problem i styrelsen mottagande sidan, för när jag står öga diagram över inkommande signaler (när det omvandlas till LVTTL) och lång kabel används, det är riktigt dålig.
Jag vet att det är möjligt att använda denna långa kabeln eftersom den fungerar med en allmän ram Grabber.
Jag har försökt använda DCI (Digital Control impedans) i FPGA, LVDS_EXT standard ...men jag når inte en lösning ...
Om någon skulle ha en viss erfarenhet på området ...
Tack så mycket i advace!