DDR2 Signal Integrity Simulering & Timing Budget beräknar

A

aps2itm

Guest
Hej Alla ...

Nyligen har jag simulerade en DDR2 266 MHz/533 Mbps minne gränssnitt med Power QUICC processor analysen följande resultat som påverkar signalkvalitet på mottagaren för SSTL 18 signallering

Korrekt val om uppsägning värde (ODT)
Data Gäller Fönster & Timing marginaler (Eye Bredd & Eye High)
Tidsplan Budget beräkningar (läs
och skriv cykel)
Utvridning Rate
Över-shoot & Under Shoot
Cross prata analys

Om du har några tvivel i samband med DDR2-minne Interfaces jag kan hjälpa dig.

 
Motorola od wielu lat jest z nami na rynku i choć w jej historii było wiele zawirowań, to nadal żyje i funkcjonuje. W tym roku została wykupiona przez Lenovo z rąk Google. Wielu zakładało, że Motorola zostanie wchłonięta i tyle... jednak nowy zarząd zapewne uznał, że uśmiercanie marki nie będzie dla niego korzystne. W związku z tym pod wielkim lo...

Read more...
 
hej,
Jag använder allegro 15.7 gxl för min design, och jag har simulerat de DDR2 uppgifter och adress buss, men saken är att jag inte kan förstå / sluta någon logik från simuleringen diagram genereras.
Kan du plz vägleda mig steg för steg-metoden så att jag kan dra några slutsatser väder konstruktion skulle verkligen arbeta med de fördefinierade kriterier (266 MHz).

Jag skulle också vilja veta hur ni ställer in värdena för de begränsningar ex.relativa förökning förseningar för signal integritet, tidpunkt och för routing i ECsets (allegro).

Det skulle verkligen hjälpa mig i min design,
Jag vore ytterst tacksam ..
Tack och gäller
Niraj

 
Hej
Kan u förklara om timing Budget beräkningar (läs
och skriv cykel).

 
Hej Niraj,
Bidirectional databuss signal gillar DQ & DQS och importera i än Gatulista utom lastkonditionen adress rad.
Det bästa sättet att hitta den kvalitet på signalen är att analysera öga-diagram på mottagaren.Sedan DDR2 minne fungerar på SSTL 18 signallering måste du först förstå SSTL.För SSTL hänvisa Stub Serie Avslutade Logic för 1,8 V (SSTL 1

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Sval" border="0" />

av JEDEC JESD8-15a.pdf (gratis Doc).
Detta doc du hittar Single-Ended Ingångssignal Nivåer & Differential Input Logic nivåer för high1 & låga logic0 avseende ref Spänning.
Från öga diagram du behöver för att finna ögonöppnande, utvridning kurs reducerades & öga hög på olika ODT inställningen för korrekt logik.
Jag har använt Mentor Graphics Hyperlynx 7.7.Jag vill inte ha en aning om Candance SI programvara.Men båda kommer att vara samma ett eller annat sätt.
Om du vill ha mer detaljer vänligen föll fritt att skriva mig.

AmitLäggas till efter 25 minuter:Hej Venkat

Toppnivån timing budget omfattar tre komponenter
Översändande Snedställ
Mottagare skev
Styrelsen Snedställ Budget

Sändaren och mottagaren snedvrider kan erhållas från enheten databladet.Det är sedan delas upp i installationsprogrammet och håll portioner.

Styrelsen Snedställ budget som är viktigast för DDR2-gränssnitt och du måste simulera konstruktionen att hitta följande
ISI (DQ & DQS)
Överhörning (DQ & DQS)
Vref buller
Ljuspassagelängden obalans
CIN obalans

För mer information kan du ställa DDR2 minne säljaren databladet.

Amit

 
Finns det någon längd matchningsalternativ krav på klockan och DQS?

 
sandhya.im skrev:

kan u berätta om systemen DDR2 uppsägningar?
 
Hej Amit,

Kan ni skicka mig hur gränssnittet IC: s, vilka punkter kontrolleras i datablad särskilt för Minnen gillar DDR2 och Flash enheter.

(I likhet med beräkning av installations-och Håll Temne).

Under SI, från IBIS-modellen kan vi få alla dessa parametrar och kontrollera våra theortical beräkningar.

Jag ville ha mer information om DDR2 SI simulering?Kan du vara vänlig och tala om det för mig.

hälsningar
ragh

 
Hallå där,
Jag använder PCB SI Allegro för DDR2 simuleringar.Hittills har jag lagt till alla de begränsningar för min / max och relativa förökning förseningar i constraint manager enligt uppgiftsbladen och ap-notes.Jag skrev också ett PCB placering & routing instruktion för layout avsnitt.Jag har också byggt de associerade IBIS modeller och jag väntar på att få delvis DDR2 routing för att simulera och detta är min första gången.vad ska jag göra när jag får dirigeras DDR2?köra simuleringar för DQ, DQS och andra signaler?hur kan jag se snett mellan DQ och DQS eller CLK / --
Tack,
Semi

 
Hej,

Vilka verktyg använder du för simulering?
Vad är backend gränssnitt (jag menar att säga processor används för DDR2 gränssnitt).hälsningar
Raghu

 
Jag använder Allegro PCB SI verktyg.Den DDR2 fick ansluten till Virtex-5.
Semi

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top