en fråga om en Ultra Low-Power CMOS Voltage referens

[jtr6907]

Hej killar
Jag träffade en del problem i simuleringen genom spöke, schema som följer (från ett papper):<img src="http://images.elektroda.net/27_1241509374_thumb.jpg" border="0" alt=""/> Mitt problem är att LNR är så illa! Den utspänning ändras om 10mv när spänningen ändras från 0.8v till 2V i rumstemperatur som förändrats bara 6mv från 0.9v till 4V i uppsatsen (experimentella resultat). Jag visa dig min detalj transistorers parameter enligt följande,
M1: id = 26.7nA W / L = 10um/10um femte = 497mv
M2: id = 100nA W / L = 1.145um/10um femte = 336mv
M3: id = 26.7nA W / L = 2.85um/10um femte = 487mv
M4: id = 100nA W / L = 220nm/10um femte = 245mv
M5: id = 26.7nA W / L = 1um/10um femte =- 318mv
M6: id = 26.7nA W / L = 1um/10um femte =- 318mv
M7: id = 100nA W / L = 17um/10um femte =- 345mv
M8: id = 100nA W / L = 17um/10um femte =- 345mv
M9: id = 100nA W / L = 17um/10um femte =- 345mv
M10: id = 100nA W / L = 4um/10um femte = 321mv
Vgs1, 2 = 400mV Vgs3, 4 = 450mV Vgs5, 6 =- 400mV Vgs7, 8,9 =- 350mV Vgs10 = 438mV (Vthn = 340mv Vthp =- 320mv)
Varje transitor verkar i Mättnadsgrad regionen (M1 M3 är verksam inom subthreshold region). Kan du hjälpa mig att kontrollera om det finns någon felaktig parametrar?
Dessutom är övergående reaktion av min krets är för långsamt att Vref behöver 1.5ms att settling.I kan inte förstå detta phenonmenon.Is mitt nuvarande är för litet?
Tack
Senast redigerad av jtr6907 den 08 maj 2009 5:20, edited 1 Temne totalt

 

[Blackuni]

Hej,

Några Qs att få mer insikt,

1) whts ur processen node / teknik?är det samma som den som användes i uppsatsen ur hänvisning?.Om så inte är fallet, sedan dess inte äpple med äpple

2) whts effektivt kapacitans ses av nod Vref?

Förlåt för att lägga till mer Q

tack,

 

[jtr6907]

Blackuni skrev:

Hej,Några Qs att få mer insikt,1) whts ur processen node / teknik?
är det samma som den som användes i uppsatsen ur hänvisning?.
Om så inte är fallet, sedan dess inte äpple med äpple2) whts effektivt kapacitans ses av nod Vref?Förlåt för att lägga till mer Qtack,

 

[saro_k_82]

Det innebär att du har ungefär 42dB försörjningskällor avslag på DC., Vilket är vad man normalt har att förvänta sig när kretsen är tvungna att arbeta på Matningsspänningar så låg som 0.8V.
A 0.18um design har dåliga utbudet avslag jämfört med 0.35um ..och hyras är den värsta processen jag någonsin arbetat med.

 

[jtr6907]

saro_k_82 skrev:

En 0.18um utformning kommer att få dåliga utbudet avslag jämfört med 0.35um.

 

[Hock]

vilka papper du talar om?

Hock

 

[jtr6907]

Hock skrev:

vilka papper du talar om?Hock