före och postsynthesis simulering mismatch please help

[vlsi_006]

Hej allihopa,
Jag har vissa problem i mitt grind nivå netlist simulering.Min RTL-kod simulering fungerar bra men gate nivå simulering fungerar inte (getting XXX state).Men mönstret passerar framgång formell verifiering.Kan du ge mig någon lösning.

 

[RBB]

Följ X tillbaka till roten

 

[PRA]

En enkel lösning för att undvika dessa "X är
1) Kontrollera alla kontroll register inte är "x" i reset skick (detta fixar de flesta frågor)
2) Se till att du inte får "X" på någon kontroll bussen (i normala simulering också vilja data giltig etc. ..)

Om det ändå "X" kommer du behöver spåra tillbaka till den grundläggande orsaken

du måste följa de koder guide linjer för att undvika dessa

 

[ITing]

Hej,

Du kan också kontrollera baggar produktionen.Normalt måste du första väduren innehåll.Du kan fråga din leverantör hur man gör det.

 

[vlsi_006]

Tack för svaret.
Sir, jag är en student gör mitt examensarbete, och jag genomföra Viterbi dekoder i ASIC.
Uppgifterna i RAM och andra register är '0 'staten när reset.
Adressen till RAM har kommit från blocket kallas TBU som har problemet med x-state (därför data från RAM inte kommer rätt).Detta TBU block har ett slags skiftregister av logik i det.Den alltid block i modulen har lämplig känslighet förteckning som (enligt min kunskap) för att undvika före och efter simulering mismatch.
Och jag har inte gett några SDF fil under simulering.Är det anledningen till att jag inte vill komma o / p?Jag föreställer gatelevel netlist från DC i VCS (har lagt till bibliotek också).Det finns inget fel rapporteras av syntesen verktyget utom några kända varningar.Väntar på ditt svar.

 

[RBB]

Bra om RAM orsakar X då det antingen måste initieras till ett visst värde och / eller skriva till innan läsa från.

 

[ashgun]

Detta problem kan komma om alla dina register eller de signaler i alltid block är inte initierad ordentligt.Om du inte har initieras någon av de signaler som används i den alltid block får du X och det kommer att sprida hela din design.Titta det.Också försöka kontrollera om klockan är på väg ordentligt.