Fråga om toolflow

[mrtxyz]

Hej, Detta mitt första inlägg i detta forum och jag har inte mycket erfarenhet av designverktyg. En här är min historia varför jag är här: Vid mitt universitet har jag jobbat med ett projekt för att minska effektförlusten i sammanlänkningen av ett chip. Därför har jag utformat en CO / december krets på logisk nivå i VHDL. På grund av mina teoretiska beräkningar kretsen fungerar bra och minskar överhörning effekter på länkarna. Hittills är allt bra. Nu behöver jag verifiera min lösning med en simulering. Jag behöver för att beräkna energiförbrukning och området overhead min design. Använda Xilinx verktyg är inte möjligt eftersom FPGA är inte lämpliga för inspektion låg nivå effekter såsom överhörning. Som jag sa tidigare detta är min första erfarenhet i detta ämne och behöver hjälp att hitta ett lämpligt verktyg. Min ingång kommer att bli en 1). VHDL eller. Verilog , 2) en lämplig bibliotek och 3) data som överförs på samtrafik , som produktion Jag väntar område och makt hos min design. Vilka verktyg kan du rekommendera mig om detta? Jag har sett fram emot att höra från dig. Någon hjälp kommer att bli mycket uppskattat. Tack på förhand

 

[rakko]

Om du har tillgång till Synopsys designen kompilator och primetime / PX bör det göra jobbet åt dig. syntetisera netlist med design kompilator och läsa den i primetime / PX att få informationen power statistik. Du behöver också ha ett bibliotek som TSMC med bibliotek stöd för Synopsys verktyg. Jag vet att alla TSMC standardbibliotek kännetecknas av makt som är hur Synopsys verktyg beräknar ström din design.

 

[mrtxyz]

Ja, jag har tillgång till Synopsys DC och Primetime. Jag borde bättre börja lära dessa verktyg. Tack så mycket, hjälpte mig mycket i desperata tider: D

 

[ljxpjpjljx]

Dessutom, om du vill göra maktanalys, kan du försöka använda låg effekt flöde!

 

[mrtxyz]

Jag kunde inte hitta någon information förutom följande länk om " låg effekt flöde ". http://admin.viewcentral.com/events/uploads/Synopsys/lowpowerflow_fcd.html Har du några tips var jag kan hitta mer information om det verktyg du har nämnt?

 

[nsingh95]

[Quote = mrtxyz] Hej, Detta är mitt första inlägg i detta forum och jag har inte mycket erfarenhet av designverktyg. En här är min historia varför jag är här: Vid mitt universitet har jag jobbat med ett projekt för att minska effektförlusten i sammanlänkningen av ett chip. Därför har jag utformat en CO / december krets på logisk nivå i VHDL. På grund av mina teoretiska beräkningar kretsen fungerar bra och minskar överhörning effekter på länkarna. Hittills är allt bra. Nu behöver jag verifiera min lösning med en simulering. Jag behöver för att beräkna energiförbrukning och området overhead min design. Använda Xilinx verktyg är inte möjligt eftersom FPGA är inte lämpliga för inspektion låg nivå effekter såsom överhörning. Som jag sa tidigare detta är min första erfarenhet i detta ämne och behöver hjälp att hitta ett lämpligt verktyg. Min ingång kommer att bli en 1). VHDL eller. Verilog , 2) en lämplig bibliotek och 3) data som överförs på samtrafik , som produktion Jag väntar område och makt hos min design. Vilka verktyg kan du rekommendera mig om detta? Jag har sett fram emot att höra från dig. Någon hjälp kommer att bli mycket uppskattat. Tack på förhand [/quote] Hej, Prova Synopsys DC kompilator ....... dat är bäst ......