gate nivå simualtion

[abhineet22]

Hej

göra någon har lite material på gate nivå simulering?

eller någon länk där jag kan hänvisa ..

eller om någon kan förklara det skulle vara bra.

hälsningar
Abhineet

 

[pilu.sandeep]

Hej Abhineet,

Gate nivå simulering är inte mycket annorlunda än RTL simulering.Incase av RTL simulering du ge beteendevetenskaplig RTL där som i GLS måste du ge den syntetiserade netlist.Och vi måste ge biblioteket där alla cellens modules definieras.Simuleringen kommer att ta mycket längre tid än ett RTL simulering.

Nästa om du vill ge förseningar (. SDF), kan du göra detta genom att bara lägga till några växlar.För modelsim - Questa, kan du använda växlarna-sdftyp-sdfmin-sdfmax tillsammans med vlog kommandorad för typiska min och max hörn respektive.Och i ncverilog du kan göra detta genom att använda växeln-sdf_file och $ sdf_annotator () system uppgift.

Hoppas dessa uppgifter kommer att vara till hjälp för dig.

Sandeep