hur man designar ett lågt jitter klocka för Data Converter?

[xdunicorn]

Min Data Converter är AD9863.Min ADC provet klockan är souced från FPGA.
Provet klocka från FPGA är inte ren.ADC provet klockan frequecy är 15Mhz.I hitta ljud som förs in i mitt system.Jag har vissa problem om klockan.Provet klockan kan anskaffas från FPGA? Om inte, hur kan jag göra?Tack så mycket.

 

[eda4you]

xdunicorn skrev:

Min Data Converter är AD9863.
Min ADC provet klockan är souced från FPGA.

Provet klocka från FPGA är inte ren.
ADC provet klockan frequecy är 15Mhz.I hitta ljud som förs in i mitt system.
Jag har vissa problem om klockan.
Provet klockan kan anskaffas från FPGA? Om inte, hur kan jag göra?
Tack så mycket.

 

[chinara]

En annan viktig faktor som du ska ta hand är makten.Bullret överlappar makt kommer att öka jitter.Så lägg kondensator mellan makt och jord till stift, och göra rätt planet och jordplan så nära som possibl.Det kommer till hjälp att undertrycka brus genom att lägga prectect marken bredvid klockan spår.
Kanske du också ska hitta källan till bullret, eller det är svårt att undertrycka ljudet helt.

 

[elcielo]

http://www.edaboard.com/viewtopic.php?t=63602&highlight =