hur man gör en 3GIO Fy design??

[andy2000a]

jag vet, Serial-ATA är 1.5Gbits ..
och någon sa till mig, använd 750MHz PLL (både kanten) för att få det ..
men en annan människor berättade användning 3 GHz PLL för låsning 1,5 data

som architerture är korrekt?
Vad sägs om 3G-IO design?

 

[kyrandia]

säkerligen både arch har rätt, 750 behov flera fasen (dll) för CDR.