Hur vet du var du ska lägga klockan porten i design?

[kumar_eee]

Hur vet du var du ska lägga klockan porten i design?. Vilka är de grundläggande kriterier som följs samtidigt lägga klockan porten i design?.

 

[shelby]

Klocka gating kan läggas till manuellt i RTL (baserat på arkitektur definition) eller automatiskt genom syntes verktyg. ex. I ett SOC kan du få din klocka generation modulen skapa en separat gated klocka för varje IP på din chip. Bara ha en programmerbar register i dig klockan modul för att tillåta dig att stänga varje klocka på / av sig. EX2. syntes verktyg kan ha rätt att lägga klockan gating automatiskt. Den gemensamma målet är att göra det möjligt för signaler som nedan. Du kan definiera minsta antalet register som gated automatiskt så att du inte får klockan gating celler gating enstaka register. alltid @ (posedge CLK) om (RST) RegA

 

[raju3295]

trevligt förklaring Shelby, bara lägga till dessa, i allmänhet verktyget att lägga klockan portar där gäng MUX-register paret har gemensamma möjligt, mestadels verktyg räckvidd kommer att begränsas till en enda hierarki, och u kan inaktivera den här defualut beteende, genom att ckgating u få dynamisk effekt och yta fördelar på bekostnad av hastighet

 

[kumar_eee]

Jag håller med er att det kommer att rädda den dynamiska effektförbrukningen .. Men hur du komma med vilken typ av partiet / nummer som du vill stänga av när den inte används?. Låt oss säga att jag har 50 register i min design, nu qstn är hur du vet var du in klockan Gate & Hur du grupperar registren?.

 

[raju3295]

hej Kumar kan EDA-verktyg komma med bästa möjliga antal reg som ska kombineras, och bara måste vi säga max och min bandbredd, och en sak till, om aktiveringssignalen är samma då endast dessa regs kan slås samman, om de inte kan, t. och min exp säger att min & max bandbredd gräns kommer från försök bara [size = 2] [color = # 999999] Inkom efter 49 sekunder: [/color] [/size] samgående jag menar, kan, clked från en enda clk gate