Y
ywguo
Guest
Hej,
Jag måste avaktivera timing kontrollera flera instanser för att driva post-layout simulation.Simulatorn är NC-Verilog.
Är det någon som vet hur man avaktiverar timing kolla (ställtiderna och hålltid) för endast flera fall i NC-Verilog?Tack
Yawei
Jag måste avaktivera timing kontrollera flera instanser för att driva post-layout simulation.Simulatorn är NC-Verilog.
Är det någon som vet hur man avaktiverar timing kolla (ställtiderna och hålltid) för endast flera fall i NC-Verilog?Tack
Yawei