P
Partha Mukherjee
Guest
samtidigt syntes av registerfilen enheten för ADSP 21020 Jag tyckte att syntesen äger exponentiell tid ... Jag försöker återfinns i vilken del den här röran uppstår och upptäcker att när du tar Registrera dig del tillsammans med REGISTER LÄS och Tri State BUFFER etc för syntes. Den Verilog-koden för skrivning del är följande:
Code:
alltid @ (posedge clk) starta om (WR1) starta om (addr1_w <8) starta om (srrfl) alternate_regfile [addr1_w]