Jag har en fråga om # dröjsmål!

[Daniel ME Lee]

Även om jag simulera min design, jag träffar några problem.

I mitt RTL-kod (Verilog) finns # dröjsmål uttalande lika nedan.tilldela # 1 DMAReady = iDMAReady;På våg tittaren, DMAReady signal har okänt värde.

Visste du har erfarenhet om det, vänner?
Spelar det någon närstående verktyget alternativ?

För kännedom,
Jag använder
Verilog-HDL som RTL-kod,
ncverilog som kompilatorn
och Verdi som simulator.

Plz hjälpa mig!

Tack för att du läser min post!
Ledsen, men du måste logga in för att kunna se denna anslutningskrav

 

[news]

XXI wiek przyniósł nam wiele przydatnych urządzeń, bez których dziś nie wyobrażamy sobie życia. Jednym z najbardziej docenianych jest telefon komórkowy, który na przestrzeni wieloletnich zmian, stał się wielofunkcyjnym smartfonem. Jego funkcja jest bardzo zbliżona do tej jaką pełni komputer.

Read more...

 

[quan228228]

pls radera dina INC * katalogen i din simulering katalogen sedan köra igen.

Det är inte din kod fel.Det är bara en bugg för NC-Verilog.någon gång måste du ta bort gamla filer och kataloger som genereras av tidigare simulering.David

 

[Daniel ME Lee]

Jag fann anledningen # dröjsmål inte fungerar.

Om vi använder # försening, vi stater Temne gillar # 1, # 30 och etc.
Men om vi inte beskriva tidsskala ncverilog kan inte avgöra hur många gånger det dröjsmål.Så vi måste beskriva precis som nedan."tidskala 1ns/10ps eller annan enhetHursomhelst, tack för din hjälp, David.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Le" border="0" />

 

[nileshprasad]

Tack! ..Daniel