L
ls000rhb
Guest
Jag skriver en Mikronesiens använder Verilog. Det fungerar funktionellt i RTL-nivå, men efter att ha syntetiserade använder DC, inte work.WHY? Kanske vad causessuch ett problem?
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
N
news
Guest
Sony przedstawił właśnie dwa nowe kompaktowe aparaty fotograficzne â Cyber-shot DSC-HX90 i DSC-WX500. Pomimo niewielkich rozmiarów modele mogą pochwal ...
Read more...
Read more...
A
AlexWan
Guest
Hej ls000rhb,
Vänligen detalj din information.Vad
är det för fel med din Mikronesiens?
Kanske du glömde återställningsknappen i Mikronesien.Kanske din kodning stil Mikronesien är dålig.
Lycka till
Vänligen detalj din information.Vad
är det för fel med din Mikronesiens?
Kanske du glömde återställningsknappen i Mikronesien.Kanske din kodning stil Mikronesien är dålig.
Lycka till
T
tarkyss
Guest
gate försening är en möjlig orsak
men du ska beskriva din felrapport i detalj
men du ska beskriva din felrapport i detalj
V
viv_1005
Guest
Har det syntetisera ordentligt?kontrollera varningar i rapporten.Det kan hjälpa.Kan du förklara problemet i detalj?
D
dBUGGER
Guest
Hej,
beteendevetenskaplig simulering ok betyder inte det wil arbete efter syntes alltid.Du skickar din kod så att vi kan tala om fel sak.Tack
Vänliga hälsningar,
beteendevetenskaplig simulering ok betyder inte det wil arbete efter syntes alltid.Du skickar din kod så att vi kan tala om fel sak.Tack
Vänliga hälsningar,
O
odeafeiner
Guest
försäkra sig om känsligheten listan är klar först.
D
dr_dft
Guest
Lint din RTL hitta någon dålig kod.Mest syntes verktyg köra linne när du läser RTL, så kolla din varning efter.
Se syntes begränsningar är korrekta.Lägg inte till stor buffert träd för klockor, återställer, etc. Om du gör och om din grind simulering enhet dröjsmål eller har biblioteket försening, kan du stöta på falska ras villkor.
Ett sätt att rensa upp falska ras villkor är att köra din grind nivå med nospecify och notimingcheck.Detta fungerar bara om fördröjningar i grind biblioteket är inbäddade i specificera block.
Om allt annat misslyckas, investera i en formell granskning för att hitta skillnader mellan RTL och gate.
Se syntes begränsningar är korrekta.Lägg inte till stor buffert träd för klockor, återställer, etc. Om du gör och om din grind simulering enhet dröjsmål eller har biblioteket försening, kan du stöta på falska ras villkor.
Ett sätt att rensa upp falska ras villkor är att köra din grind nivå med nospecify och notimingcheck.Detta fungerar bara om fördröjningar i grind biblioteket är inbäddade i specificera block.
Om allt annat misslyckas, investera i en formell granskning för att hitta skillnader mellan RTL och gate.
S
sarath51
Guest
Kontrollera u'r kod unreachable stater ... kontrollera om varning eller frågor där vissa specifika stater kan aldrig nått
R
Realtek
Guest
använda vågform tanke verktyg (verdi. ..) debug första
hitta problemet är bättre än gissa!
hitta problemet är bättre än gissa!
S
SK
Guest
du kan använda verplex
s LEC att felsöka problemet.
vänliga hälsningarls000rhb skrev:
Jag skriver en Mikronesiens använder Verilog. Det fungerar funktionellt i RTL-nivå, men efter att ha syntetiserade använder DC, inte work.WHY? Kanske vad causessuch ett problem?
s LEC att felsöka problemet.
vänliga hälsningarls000rhb skrev:
Jag skriver en Mikronesiens använder Verilog. Det fungerar funktionellt i RTL-nivå, men efter att ha syntetiserade använder DC, inte work.WHY? Kanske vad causessuch ett problem?