C
cganeshprabhu
Guest
Hej,
Jag hämtade "NCV - komplett - 5.1-s006" från Candance FTP-plats och jag har installerat binärfilerna.Är det bara ncverilog eller är det möjligt att simulera VHDL design också ..?
Jag försökte med ett Verilog design och simulerar framgångsrikt.Om det är möjligt att simulera VHDL formgivningar behag hjälpa mig i simulera design.
Min cds.lib ser ut så här:
------------------------------------
definiera worklib. / worklib
Min hdl.var ser ut så här:
-------------------------------------
softinclude $ CDS_INST_DIR / tools / inka /
files / hdl.var.
Den synatx som jag använde för att sammanställa är:
-------------------------------------------------- ---
ncvhdl-meddelanden xor.vhd-arbete worklib-HDLVAR. / hdl.var-cdslib. / cds.lib
Jag får ett felmeddelande så här ......
ncvhdl: 05.10-s006: (c) Copyright 1995-2004 Candance Design Systems, Inc.
ncvhdl_p: * F, NOLSTD: logisk biblioteksnamnet STD måste mappad till en design biblioteket [11.2].
Snälla hjälp mig att lösa detta problem.
Hälsningar,
Ganesh
Jag hämtade "NCV - komplett - 5.1-s006" från Candance FTP-plats och jag har installerat binärfilerna.Är det bara ncverilog eller är det möjligt att simulera VHDL design också ..?
Jag försökte med ett Verilog design och simulerar framgångsrikt.Om det är möjligt att simulera VHDL formgivningar behag hjälpa mig i simulera design.
Min cds.lib ser ut så här:
------------------------------------
definiera worklib. / worklib
Min hdl.var ser ut så här:
-------------------------------------
softinclude $ CDS_INST_DIR / tools / inka /
files / hdl.var.
Den synatx som jag använde för att sammanställa är:
-------------------------------------------------- ---
ncvhdl-meddelanden xor.vhd-arbete worklib-HDLVAR. / hdl.var-cdslib. / cds.lib
Jag får ett felmeddelande så här ......
ncvhdl: 05.10-s006: (c) Copyright 1995-2004 Candance Design Systems, Inc.
ncvhdl_p: * F, NOLSTD: logisk biblioteksnamnet STD måste mappad till en design biblioteket [11.2].
Snälla hjälp mig att lösa detta problem.
Hälsningar,
Ganesh