Spärr baserad design för ASIC

A

abhikohli

Guest
Är det möjligt att göra en komplett lås bygger digital design för en ASIC?
 
ya det är möjligt att utforma en spärr bygger digital krets, men från genomförandet synpunkt i FPGA eller ASIC timing analys kan vara avgörande
 
Tack för info, finns det något företag som för närvarande är i spärren baserat digital design?
 
det finns vissa företag som arbetar inom detta område, men det finns där proprietry design så det är inte möjligt att nämna eftersom jag inte vet om det
 
Om spärren baserad design är svåra att analysera med verktyg timing analys finns det några verktyg specifikt för Timing Analysis av spärren baserade konstruktioner?
 
Företag proprietry verktyg finns tillgängliga för timing analys men eftersom de proprietry de inte availabel till alla och jag tror inte att någon har att information om att verktyg men det är viktigt att analysera asynchrnous kretsen
 
Hej, Spärr-baserade konstruktioner ger bättre timing och prestanda på grund av sin klocka naturen, men området overhead kommer att vara mer. Spärr baserat LSSD Utformningen propreitry av IBM och de hade sina egna verktyg för att hantera it.Recently några av sina verktyg tas över av Cadence. Den jag vet är att stöta testet arkitekt. Gäller Chandhramohan
 
Eftersom jag vet att LSSD vid test möte är för spärr DFT. Och har ingenting om spärr design och spärr timing analysera.
 
Hej, När DFT genomföras är spärren baserad, och då menar jag alla scan elementen är Latch'es, då designen är Spärr också baserad design. För genomförandet DFT logiken möte testet arkitekten används. Jag är inte säker på vilket verktyg som används för timing analys för en spärr baserad design. Gäller Chandhramohan
 
kan någon veta om LSSD dvs Level Sensitive Scan Design???
 
kompletta spärr baserad design är möjligt, men det kommer att kräva multifas klocka. Med vänliga hälsningar [quote = abhikohli] Är det möjligt att göra en komplett lås bygger digital design för en ASIC? [/quote]
 
Det är tids-och arbetskrävande att göra spärr-baserad ASIC. Det finns processorer design med lås. Men det är fullt customed.
 
Om din design innehåller asynkron logik, föreslår jag att du använder spärren för att göra en viss logik om gränssnittet, men jag kan inte tro en hel låst chip som inte använder Dff triggers
 
[Quote = aniketd] ya det är möjligt att utforma en spärr bygger digital krets, men från genomförandet synpunkt i FPGA eller ASIC timing analys kan vara kritisk [/quote] [quote = chandhramohan] Hej, Spärr-baserade konstruktioner ger bättre timing och prestanda eftersom av sin klockning karaktär, men området overhead kommer att vara mer. Spärr baserat LSSD Utformningen propreitry av IBM och de hade sina egna verktyg för att hantera it.Recently några av sina verktyg tas över av Cadence. Den jag vet är att stöta testet arkitekt. Hälsningar Chandhramohan [/quote] så det har problem i Timing Analysis och även området overhead ... okays men någon sa att det behöver multiplephase klockan ... Jag är förvirrad på något sätt ... är inte detta spärren baserad design ... så det är asynkron ...??
 
Låskretsen baserad design används vanligtvis för genomförande av hög performance krets såsom datavägen av hög performance CPU.
 
Hej, är spärren baserade konstruktioner inte avsedd för viss typ av logik eller design kan den användas i alla program. Den klockningsschema vackra kommer att kompliceras på grund av flerfas klockingången till spärrarna. Denna spärr har två spärrar inuti, en egenskap som master och andra som slav. Detta spärren styrs av minst 3 klockor (A, B, C). Detta är en av de många typer av latches.There är några spärrar som fungerar som D-FF. För enkel förståelse kan du se doc bifogas nedan. Gäller Chandhramohan
 
Det är possbile. Men timing är en mycket viktig problom att hantera.
 
ARM Inc. har köpt en IP-bolaget så att äga en IP som är full spärren baserad design.
 
CPU-designers (Intel, AMD, TI, etc.) har använt asynkron-design strategier för att uppnå mycket specifika performnace mål, men det är inom PhD och andra avancerade tekniker ... inte för "genomsnittlig" personer :) Till exempel , Intel Pentium / 4 innehöll en stor del av 'självåtergående Domino' gate-layouter i hastighets-kritiska ALU / dataväg. Intel hade också en armé av ingenjörer för att genomföra design / layout / verifiering av det blocket av logik, och det är ingen lätt uppgift. Gör en google.com sökning på "Pentium självåtergående domino" - det finns några översikter på webben. För att få mer detaljerade dokument, behöver du en IEEE-eller ISSCC abonnemang.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top