std_logic_vector till heltal i VHDL

[dumindu89]

Hej Jag försöker att konvertera en std_logic_vector till heltal. Här är hur jag gjorde std_logic_vector till heltal konvertering.

bibliotek IEEE, använd IEEE.STD_LOGIC_1164.ALL, använd IEEE.NUMERIC_STD.ALL, enhet programmable_divider är port (clk: in std_logic, clk_out: ut std_logic, divide_value: i std_logic_vector (9 downto 0)), slut programmable_divider, arkitektur Behavioral av programmable_divider är signal disk, programmable_divide: integer: = 0; börja programmable_divide

 

[dftrtl]

Kan ni bekräfta vad som är den exakta produktionen resultat du har observerat?

 

[alexan_e]

Jag tror att felet beror troligen på genomförandet av räknaren / delaren snarare än omvandlingen.

 

[dumindu89]

Här är hela koden .. [Syntaxen = VHDL] library IEEE, använd IEEE.STD_LOGIC_1164.ALL, använd IEEE.NUMERIC_STD.ALL, enhet programmable_divider är port (clk: in std_logic, clk_out: ut std_logic, divide_value: i std_logic_vector (9 downto 0)); slut avdelare , arkitektur Behavioral av delaren är signal disk, programmable_divide: integer: = 0; börja programmable_divide

 

[pini_1]

[Quote = dumindu89, 1.135.773] Hej Jag försöker att konvertera en std_logic_vector till heltal. Här är hur jag gjorde std_logic_vector till heltal konvertering. Men detta inte gav rätt ut när jag kommer in 4 som binära (0000000100) i simuleringen via Quartus II 7,2 (Enheten är: MAX II EPM240T100C5). Jag menar delaren ska dela clk med 4. Istället för att jag observerat runt dividera med 5 eller 6. Snälla hjälp mig att lösa det här fallet [/quote] Du kanske vill ta en titt på följande länkar som jag tror kan ge dig en uppfattning och fina exempel:. "... I en omvandling av Verilog till VHDL, denna funktion. Eftersom det är enkelt att skriva det, jag bry inte se ett bibliotek som har denna funktion VHDL-kod för denna omvandling funktion visas nedan:. funktion unsigned_to_logic_vec (a: Osignerad) avkastning std_logic_vector är ... " + + + P :/ / bknpk.no-ip.biz/my_web/MiscellaneousHW/vhdl_function_convert_unsigned_to_std_logic_vec.html "... Debugging VHDL conv_integer funktion." Ibland funktionen kraschade (med ghdl-fri VHDL simulator): + + + p :/ / bknpk.no-ip.biz/my_web/MiscellaneousHW/vhdl_conv_integer_debug.html