Varför tid datatyp är 4-tillstånd i system verilog?

[yourcheers]

Har någon kropp har någon aning om varför TID datatyp är 4-tillstånd i System Verilog. Det är vettigt att ha "Logic", "Reg" & "Integer" 4-tillstånd. Men varför TID?

 

[dave_59]

tid datatyp är en synonym för reg [63:0] Det är så det definierades i Verilog, som bara hade 4-state värden. Ursprungligen tid och heltal var un-storlek så att genomförandet kan välja storlekar som var optimalt för en viss tillämpning, men senare fast till 64-bitar i IEEE. SystemVerilog introducerade 2-statliga värden, men kunde inte ändra definitionen av tid för bakåtkompatibilitet.

 

[yourcheers]

Hej Dave Rich, Tack för förklaringen. Endast personer som bevittnade utvecklingen av SV kan svara på detta. Tack för hjälpen.