Spärr baserad design för ASIC

[pmat]

Hi, finns det en teknik (desynkronisering) som omvandlar synkrona mönster att asynkrona sådana. Alla vipporna tas bort och lås skall införas i sin position. Ta en titt på denna länk: http://www.ics.forth.gr/carv/async/index.html PMAT

 

[sameer_dlh25]

Hej, kan jag inte se något problem med låset timing. Jag håller med om att det är svår att skriva under men är bara en fråga om design stil. Lås ger stort område och spped fördel över flip flops. Endast de ställer frågan i under DFT (testbarhet av ett chip). Såvitt jag vet Primetime stöd spärren baserad design sedan upplåning Consept jag har sett i det. : D

 

[archillios]

intressant ämne! jag vet, har Ti använt Latch-baserade eller LSSD logik stil under hela sin egen DSP (en gammal typ). Jag vet inte hur de gör nu. IBM, ett annat exempel, ger de ändå LSSD tjänsten stil design, men i steg logisk syntes, designer endast använda pseudo-cell,, vanlig FF i fysikalisk syntes och DFT skede kommer vipporna att ersättas av motsvarande LSSD celler.

 

[sumit_techkgp]

Absolut möjligt, men utvecklingen tid och timing analys kommer att vara svårt. Ytterligare u kan inte infoga DFT i den. Det kommer att vara helt untestable. Sumit