vcs vs ncverilog

[Ingen]

VCS NC-SIM comparason har diskuteras många gånger tidigare i nyhetsgrupp.Slutsatsen är att det beror på test, vissa rapport nc-sim överlägsen än vcs, andra rapport motsatt resultat.Även vinnare / förlorare fortfarande inte långt borta, så detta är den pågående matchen mellan 2 stora EDA-leverantörer.

 

[DeepIC]

vcs ta mycket längre tid att sammanställa Verilog, medan NC-Verilog ta mindre tid.

 

[eins99]

gör LDV 4,0 omfatta simvision?eller simvision är en fristående progz?

 

[Aramis]

Ja, LDV inkluderar en simvision den GUI, men jag aldrig använda det grafiska gränssnittet.

 

[lovelyic]

Jag använder VC $ och jag tycker det
är bättre än LDV.
nu VC $ 7 MX släpps, det kan simulera både Verilog och VHDL.

 

[DeepIC]

Vad är anledningen till att du gillar vcs än LdV?lovelyic skrev:

Jag använder VC $ och jag tycker det är bättre än LDV.

nu VC $ 7 MX släpps, det kan simulera både Verilog och VHDL.

 

[joe2moon]

Verilog simulator
$ ynopsys> C (at) hållstillstånd> Fintr0nics> Övrigt
(53,4%) (31,9%) (8,0%) (6,7%)

VHDL simulator
@ ldec> Syn0psys> Övrigt
(77,7%) (20,1%) (2,2%)

Blandat Verilog / VHDL
C (at) hållstillstånd> M0deltech> Övrigt
(52%) (47%) (1%)
-------------------------------------------------- -------------
ref:
h ** p: / / www, deepchip, c0m/items/snug03-06.html
(HEMTREVLIG 03 punkt 6) [05/14/03]
Ämne: Syn0psys VC $, C (at) hållstillstånd NC-S! M, Mentor M0delsim, Scirocc0

 

[wang1]

Aramis skrev:

Ursäkta,

utom VCS är det någon simulator verktyg stöd vera-gränssnitt?

 

[treebear]

Vilket är du bekant med?För de flesta av oss, både / N / C / och / V / C / S / är kraftfulla nog.De är nästan samma nivå.

 

[feel_on_on]

VCS är förenligt med Design Compiler!